دوره جریان کامل طراحی ASIC: بررسی VLSI از ایده تا سیلیکون

آنچه یاد خواهید گرفت: اصول دیجیتال: از خانواده‌های منطقی CMOS و رفتار در سطح گیت تا تأخیر و توان (داینامیک، نشتی) Verilog HDL: نوشتن RTL برای شمارنده‌ها، ALUs و FSMs، فایل‌های رجیستر و testbenchs بدون نیاز به تجربه قبلی در کدنویسی اسکریپت‌نویسی TCL: خودکارسازی constraints و flows - مهارتی ضروری برای مهندسان CAD و بک‌اند تحلیل زمانی ایستا (STA): انجام تحلیل setup و hold، شناسایی مسیرهای بحرانی و رفع نقض‌ها طراحی کم‌مصرف: پیاده‌سازی clock gating و operand isolation و multi-VT و power gating سنتز منطقی: تبدیل RTL به netlist در سطح گیت با استفاده از constraints و کتابخانه‌های رایج صنعت عبور از دامنه کلاک (CDC): مدیریت metastability، ناسازگاری داده و طراحی FIFOs غیرهمزمان همراه با محاسبه عمق طراحی برای تست (DFT): درج زنجیره‌های اسکن و بهبود تست‌پذیری تأیید رسمی: اجرای equivalence checking با Synopsys Formalit طراحی فیزیکی (PnR): انجام کامل floorplanning، برنامه‌ریزی توان و جایگذاری، CTS، مسیریابی و نهایی‌سازی چیپ با استفاده از کادانس و اکسپورت GDSII پیش‌نیازهای دوره نیازی به دانش قبلی VLSI یا سخت‌افزار ندارید. از پایه‌ترین مفاهیم شروع می‌کنیم. آشنایی پایه با کار با کامپیوتر - باید در نصب نرم‌افزار و استفاده از مرورگر وب راحت باشید. یک کامپیوتر با دسترسی به اینترنت و یک ماشین مجازی Linux نصب‌ شده روی آن برای ابزارهای EDA فقط انگیزه برای یادگیری - بقیه موارد از پایه آموزش داده می‌شود. توضیحات دوره تجربه قبلی در VLSI ندارید؟ مشکلی نیست. این دوره طوری طراحی شده که شما را از مبتدی مطلق به مهندسی برساند که بتواند یک چیپ سیستمی کامل و پیچیده - از منطق دیجیتال تا فایل GDSII آماده tape-out - طراحی کند. بیشتر دوره‌ها فقط بخش‌های جداگانه‌ای را آموزش می‌دهند: کمی Verilog، مقداری تایمینگ یا یک ابزار اما این دوره متفاوت است. ما شما را به‌ صورت ساختاریافته و گام‌به‌گام از کل جریان طراحی ASIC عبور می‌دهیم، بدون اینکه پیش‌زمینه‌ای در طراحی چیپ فرض کنیم. ابتدا یاد می‌گیرید ترانزیستور چیست و مدارهای دیجیتال چگونه کار می‌کنند. سپس از طریق ده‌ها لابراتوار و تکلیف، Verilog HDL را یاد می‌گیرید و از شمارنده‌های ساده به یک ALU 16-bit، فایل‌های رجیستر و ماشین‌های state متناهی پیش می‌روید. اما RTL در فرانت‌اند فقط آغاز راه است. بعد وارد مراحل حیاتی پیاده‌سازی می‌شویم: اسکریپت‌نویسی TCL برای خودکارسازی flows، تحلیل زمانی ایستا (STA) برای رفع نقض‌های زمان راه‌اندازی و زمان نگهداری، طراحی کم‌مصرف که در چیپ‌های موبایل مدرن استفاده می‌شود و سنتز منطقی که در آن RTL به گیت تبدیل می‌شود. همچنین عبور از دامنه کلاک (CDC) را با FIFOs غیرهمزمان، طراحی برای تست (DFT) را با زنجیره‌های اسکن، و تایید رسمی را برای اطمینان از equivalence به‌ طور کامل یاد می‌گیرید. همه این‌ها در نهایت به تخصیص نهایی سیستم ختم می‌شود، یک زیرسیستم مبتنی بر UART با فایل رجیستر و ALU، که سپس آن را از طریق flow طراحی فیزیکی (PnR) با ابزارهای کادانس عبور می‌دهید و در پایان به اکسپورت GDSII می‌رسید. در پایان دوره، شما یک چیپ را از پایه ساخته‌اید و یک پروژه پورتفولیو خواهید داشت که مهارت‌های شما را ثابت می‌کند. این دوره برای چه کسانی مناسب است؟ مبتدیان مطلق که می‌خواهند وارد صنعت نیمه‌هادی شوند اما نمی‌دانند از کجا شروع کنند. دانشجویان مهندسی (ECE و EE و CS) که به دنبال یک دوره جامع و عملی ASIC برای تکمیل مطالعات خود هستند. افرادی که از حوزه‌های نرم‌افزار، سیستم‌های تعبیه شده یا سایر زمینه‌ها به VLSI تغییر مسیر می‌دهند. طراحان فرانت‌اند که می‌خواهند کل جریان بک‌اند را درک کنند. مهندسان بک‌اند که می‌خواهند مهارت‌های فرانت‌اند و اسکریپت‌نویسی خود را تقویت کنند. کسی که کنجکاو است بداند یک چیپ چگونه ساخته می‌شود - از ترانزیستور تا سیلیکون