دوره طراحی مدار با VHDL و FPGAs با VIVADO و MODELSIM

آنچه یاد خواهید گرفت: طراحی مدار سنتزپذیر VHDL و برنامه‌نویسی FPGA با استفاده از VHDL زبان VHDL برای طراحی مدار دیجیتال شبیه‌سازی و سنتز با استفاده از VIVADO شبیه‌سازی پیاده‌سازی‌های VHDL با استفاده از MODELSIM برنامه‌نویسی FPGA پیش نیازهای دوره طراحی منطق دیجیتال توضیحات دوره در این دوره، ما طراحی مدار با VHDL را آموزش می‌دهیم. مفاهیم اساسی در مورد طراحی مدار VHDL ارائه خواهد شد. علاوه بر این، مثال‌های عملی با استفاده از بوردهای توسعه FPGA ارائه می‌شود. طراحی مدار منطقی ترکیبی و کلاک‌خور با مثال‌هایی شرح داده خواهد شد. ما از پلتفرم VIVADO یا MODELSIM برای شبیه‌سازی و توسعه طراحی‌های VHDL استفاده می‌کنیم. برخی از کدهای نوشته شده برای اهداف نمایشی روی کارت‌های FPGA بارگذاری می‌شوند. ما از MODELSIM برای شبیه‌سازی کدهای VHDL استفاده می‌کنیم. در طراحی مدار VHDL، دانش خوب در مورد آبجکت های signal و variable ضروری است و مهندس باید تفاوت‌های بین آبجکت های signal و variable را به خوبی بداند. گیج‌کننده‌ترین بخش در مورد آبجکت های signal و variable این است که اشیاء variable بلافاصله بروزرسانی می‌شوند، در حالی که بروزرسانی آبجکت های signal فوری نیست. عملکرد تقسیم کلاک و رفتار آبجکت های signal و variable با جزئیات و با استفاده از شبیه‌سازی‌های MODELSIM توضیح داده می‌شود. رفتار مدارهای ترکیبی و ترتیبی با استفاده از شبیه‌سازی‌های MODELSIM روشن می‌شود. ما از پلتفرم VIVADO برای شبیه‌سازی و سنتز مدار کدهای VHDL استفاده می‌کنیم. در واقع، بهتر است از پلتفرم MODELSIM برای شبیه‌سازی‌ها و از پلتفرم VIVADO برای سنتز مدار و برنامه‌نویسی FPGA استفاده شود. ما نشان می‌دهیم که یک کد VHDL که می‌تواند شبیه‌سازی شود، ممکن است سنتزپذیر نباشد و این مفهوم را با ارائه مثال‌هایی روی پلتفرم VIVADO توضیح می‌دهیم. در طول دوره، ویدئوهای متعددی ارائه می‌دهیم که زبان VHDL را برای طراحی مدار و استفاده از پلتفرم‌های MODELSIM و VIVADO برای شبیه‌سازی و سنتز مدار شرح می‌دهند. این دوره برای چه کسانی مناسب است؟ مهندسان طراحی دیجیتال